- تدفع IBM كثافة الترانزستورات تحت الحاجز المدمر البالغ نانومتر واحد
- تتخلى NanoStack عن تخطيطات الشرائح المسطحة لصالح تكديس الترانزستورات رأسياً
- قدم النموذج الأولي 50% أداءً أفضل خلال مراحل اختبار مختبر IBM
كشفت IBM عن ما تصفه بأنه أول تقنية شرائح تحت 1 نانومتر في العالم، تحمل ما يقرب من 100 مليار ترانزستور على سطح بحجم أظافر اليد.
تدور هذه الثورة حول بنية 3D NanoStack جديدة تدفع تدرج الترانزستورات إلى عصر 0.7 نانومتر أو 7 أنغستروم.
لتحقيق بعض السياق، فإن أحدث الشرائح التجارية المتقدمة اليوم تجلس عادةً حول علامة 2 نانومتر، مما يجعل هذه القفزة في الكثافة كبيرة.
البناء رأسياً للحفاظ على قانون مور حياً
أنفقت صناعة أشباه الموصلات عقودًا من الزمن في ضغط المزيد من الترانزستورات على قطع السيليكون الأصغر والأصغر لتحسين أداء الحوسبة.
أصبح هذا العملية أكثر صعوبة تدريجياً مع اقتراب أبعاد الترانزستورات من مقياس بضع ذرات فقط عبر المعالجات الحديثة.
تتجنب منهجية IBM المزيد من الانضغاط الأفقى عن طريق تكديس طبقات الترانزستورات رأسياً من خلال بنية ورقة نانوية ثلاثية الأبعاد بدلاً من ذلك.
تصميمها يعبيء تقريبًا ضعف كثافة الترانزستورات لتقنية الشرائح 2 نانومتر الخاصة بـ IBM التي تم تقديمها في عام 2021.
وفقًا للشركة، توفر البنية أيضًا تقريبًا 40% أكبر في تدرج SRAM لدعم الأحمال المتزايدة الطلب من الذكاء الاصطناعي.
يسمح هذا الأسلوب العمودي للمهندسين بفصل الترانزستورات من النوع n والنوع p إلى طبقات متميزة، مما يسمح وفقًا لـ IBM بالتحسين المستقل للمواد لكل منهما.
وقارنه بإنشاء كتلة سكنية كبيرة بدلاً من منازل في مدينة.
قال الأستاذ آلان وودوارد، عالم الحاسوب في جامعة سري، “يُعتبر NanoStack من IBM كما لو كانت مقترحًا لناطحة سحاب بطول 100 طابق”.
باستخدام هذه الاست analogy، فإن أقرب المنافسين لـ IBM، مثل إنتل و سامسونغ، هم في مكان ما حول مبنى من 30 إلى 50 طابقًا، وهو بعيد كل البعد عن IBM.
في الاختبار، أفادت الشركة بتحسن في الأداء بنسبة 50% وكفاءة طاقة أكبر بنسبة 70% مقارنة بشرائحها 2 نانومتر الحالية، جنبًا إلى جنب مع زيادة بنسبة 40% في مقياس الذاكرة الداخلية للشرائح.
على الرغم من التحسينات المذكورة في الأداء، لا تزال التكنولوجيا بعيدة عن الاستخدام التجاري، حيث تقدر IBM أن الإنتاج قد يبدأ في غضون خمس سنوات في أقرب وقت.
قال جاي غامبيتا، مدير أبحاث IBM وزميل IBM: “مع بنية NanoStack الجديدة لدينا، نحن لا نصنع ترانزستورات أصغر فحسب، بل نعيد اختراع كيفية بناء الشرائح لتقديم المزيد من الطاقة وكفاءة الطاقة بشكل كبير”.
المفاضلات وراء زيادة الكثافة
يقدم التكديس العمودي تعقيدات تتعلق في الغالب بتبديد الحرارة، حيث ينتج الترانزستورات حرارة يصعب إدارتها عندما يتم ترتيبها عن كثب.
تزيد هذه المسافات الضيقة أيضًا من المخاطر فيما يتعلق بمحاذاة الرقائق، حيث يجب أن تكون الطبقات مرتبطة بمزيد من الدقة لتجنب خلل العمل.
يعترف الباحثون أنه عندما تصبح الفجوات بين الطبقات رقيقة جدًا، يمكن أن يفشل الترانزستورات في الإغلاق بشكل صحيح، مما يقوض المكاسب الفعلية في الكثافة التي تم تصميم NanoStack لتحقيقها.
تعتبر هذه المفاضلات الهندسية أعراضًا لمشكلة أعمق تواجه صناعة الشرائح بالكامل.
على مدى عقود، اعتمد المصنعون على قانون مور، نمط عدد الترانزستورات الذي يتضاعف تقريبًا كل عامين.
ولكن أصبح من الصعب الحفاظ على هذا الوتيرة حيث تقترب التصميمات من الحدود الفيزيائية للذرات الفردية.
سواء كانت NanoStack تمدد هذه المسار لعقد آخر، كما تتوقع IBM، يعتمد على ما إذا كانت هذه التحديات التصنيعية غير المحلولة يمكن حلها على نطاق واسع.
لحسن الحظ، فقد استقطبت IBM شراكات مع ASML وLam Research وTokyo Electron، مما يشير إلى جهد صناعي شامل وراء هذا الدفع نحو التحجيم على مستوى الأنغستروم.
ومع ذلك، فإن مثل هذه الادعاءات الجريئة صاحبت أيضًا كشف IBM عن شريحة 2 نانومتر في عام 2021، لكن تحويل نجاح المختبر إلى إنتاج جماعي تاريخياً يستغرق وقتًا أطول من الإعلانات الأولية.
عبر IBM
تابع TechRadar على Google News و أضفنا كمصدر مفضل للحصول على أخبارنا الخبراء، والمراجعات، والآراء في خلاصاتك. تأكد من النقر على زر المتابعة!
وبالطبع يمكنك أيضًا متابعة TechRadar على TikTok للحصول على الأخبار، والمراجعات، وفتح الصناديق في شكل فيديو، والحصول على تحديثات منتظمة منا على WhatsApp أيضًا.
